選用FastStartup兩步調(diào)裝備　FPGA加快體系發(fā)動時刻

在嵌入式運用中，體系有必要滿意極端嚴(yán)厲的時序需求，如敞開電源后電子體系進(jìn)入可操作狀況所需求的時刻。PCI Express(PCIe)產(chǎn)物或汽車運用中根據(jù)操控器局域網(wǎng)絡(luò)(CAN)的電子操控單元(ECU)就是具有嚴(yán)厲時序需求的電子體系運用實例。

為滿意汽車和PCIe運用范疇嚴(yán)厲的發(fā)動時刻需求，賽靈思(Xilinx)Automotive、賽靈思研討試驗室以及德國卡爾斯魯厄技能研討所協(xié)作投入研制作業(yè)，設(shè)法藉由兩個步調(diào)的現(xiàn)場可編程門陣列(FPGA)裝備辦法處理此問題。 透過Fast Startup可分兩步調(diào)裝備FPGA組件，而非運用單一(整片)的全組件裝備。當(dāng)透過榜首優(yōu)先比特流敞開電源時，測驗人員僅先加載時序要害模塊，再加載非時序要害模塊。這種辦法可削減初始裝備數(shù)據(jù)，進(jìn)而大幅下降時序要害描繪中FPGA組件的發(fā)動時刻。 Fast Startup答應(yīng)FPGA描繪以最快時刻發(fā)動描繪的要害模塊，其速度比規(guī)范全裝備辦法要快得多。盡管在本質(zhì)上Fast Startup運用有些重裝備，但兩者概念仍有所不同。有些重裝備的初衷是將完好描繪作為可在運作時，可修正的初始裝備運用。相反的，F(xiàn)ast Startup已運用一個初始的有些比特流，在敞開電源時僅裝備FPGA組件的一個特定區(qū)域。初次裝備僅包括完好FPGA描繪中有必要裝備和疾速運作的有些。剩余有些則在之后運算作業(yè)中，運用有些從頭裝備進(jìn)行裝備。 Fast Startup的東西流程依靠描繪保管流程樹立對準(zhǔn)時序要害子體系及非時序要害子體系的有些比特流(圖1)。描繪保管流程將FPGA描繪分割為邏輯模塊(或稱為分區(qū))。分區(qū)構(gòu)成了層次鴻溝，將內(nèi)部模塊與描繪中的其它組件彼此阻隔。分區(qū)一旦履行(即完結(jié)規(guī)劃和布線)，就能被其它運作導(dǎo)入，依照每個實例中完全一樣的辦法履行該分區(qū)的模塊。因而，運用Fast Startup辦法的榜首步是將完好的FPGA描繪分紅富含時序要害子體系的高優(yōu)先級分區(qū)和對準(zhǔn)其他組件的低優(yōu)先級分區(qū)等兩有些。 圖1 Fast Startup東西流程晉升運作功率FPGA依凹凸優(yōu)先級分區(qū)履行

 為盡可能得到較小的高優(yōu)先級分區(qū)有些比特流，描繪中有一些問題需要思考。首要，該分區(qū)有必要只能包括時序要害組件，或者是如ICAP體系履行低優(yōu)先級的有些重裝備組件。取得小規(guī)模初始有些比特流的要害是運用較小的區(qū)域來履行高優(yōu)先級分區(qū)。也就是說，開發(fā)人員有必要將這個分區(qū)限制在FPGA中的一個恰當(dāng)區(qū)域中。 為了在FPGA中找到抱負(fù)的物理方位，這個區(qū)域有必要為該描繪供給恰當(dāng)?shù)馁Y源。運用該區(qū)域以外的資源盡管也是可行，但這么做有可能會阻礙FPGA描繪中非時序要害有些的資源。 當(dāng)開發(fā)人員已對FPGA進(jìn)行分區(qū)，且已找到這些分區(qū)的恰當(dāng)區(qū)域后，下一步就是運用一個空的低優(yōu)先級分區(qū)來履行高優(yōu)先級分區(qū)。得到的比特流富含許多對準(zhǔn)未運用資源的裝備架構(gòu)，描繪人員可刪去這些架構(gòu)，即可取得對準(zhǔn)開始裝備高優(yōu)先級分區(qū)的有用有些比特流。 至于樹立低優(yōu)先級的有些比特流，則首要要樹立富含高優(yōu)先級分區(qū)和低優(yōu)先級分區(qū)這兩個分區(qū)的完好FPGA描繪。從曩昔的履行導(dǎo)入高優(yōu)先級分區(qū)，進(jìn)而保證其履行辦法與本來一樣。 關(guān)于賽靈思Virtex-6組件而言，有些重裝備流程適用于上述所有的狀況。這樣就會主動得到對準(zhǔn)低優(yōu)先級分區(qū)的有些比特流。因為Spartan-6組件系列不支持有些重裝備流程，在履行對準(zhǔn)Spartan-6描繪的Fast Startup時，可運用對準(zhǔn)差異化的有些重裝備的BitGen選項，以取得低優(yōu)先級分區(qū)的有些比特流。 在TFT顯現(xiàn)器上驗證Fast Startup裝備 為了在硬件中驗證Fast Startup裝備辦法，可在一塊Virtex-6
ML605板和Spartan-6 SP605板上履行此辦法。因為Virtex-6的運用布景源自視訊范疇，用戶接通視訊體系電源時，總希望能馬上看到體系有所呼應(yīng)，而不必等候數(shù)秒。因而，在圖2所展現(xiàn)的體系中，為一個裝備薄膜晶體管(TFT)操控器的高優(yōu)先級子體系可敏捷點亮TFT屏幕。關(guān)于其它低優(yōu)先級運用，第二個描繪則供給了對以太網(wǎng)絡(luò)中心、通用異步收發(fā)器(UART)和硬件定時器。 
 圖2裝備TFT操控器的高優(yōu)先級子體系可敏捷運作TFT屏幕因而，運用帶有保密接口(BPI)的外置閃存作為裝備接口，一旦初始高優(yōu)先級比特流裝備完該處理器子體系，在BRAM外運作的軟件就會初始化TFT操控器，并將數(shù)據(jù)寫入DDR內(nèi)存中的架構(gòu)緩沖器。這樣就能保證發(fā)動時，屏幕敏捷顯現(xiàn)在TFT上面。之后，從BPI閃存中讀出第二個比特流，并裝備低優(yōu)先級分區(qū)，處理器子體系就可履行如Web服務(wù)器等運用程序。 為便利擴(kuò)大和明晰阻隔兩個分區(qū)，試驗人員運用AXI至AXI橋接器。這也大幅削減穿過兩個描繪分區(qū)鴻溝的網(wǎng)絡(luò)。低優(yōu)先級分區(qū)與高優(yōu)先級分區(qū)則同享同一個體系頻率。 如表1為FPGA資源運用狀況，表2則是傳統(tǒng)發(fā)動辦法、僅有高優(yōu)先級分區(qū)緊縮比特流的發(fā)動辦法和Fast
Startup裝備辦法的裝備時刻。每種辦法都運用BPIx16裝備接口，而選用的裝備速率為2MHz和10MHz。試驗人員運用一臺示波器丈量該數(shù)據(jù)，可得到FPGA的「Init」和「Done」信號。表2中「緊縮的」字段表明僅有高優(yōu)先級分區(qū)的緊縮比特流。包括兩個分區(qū)完好的FPGA描繪緊縮比特流將到達(dá)3.1MB。